摘要：一種消除DDR3負載差異影響的傳輸線結(jié)構(gòu)及形成方法、內(nèi)存結(jié)構(gòu)，所述形成方法包括確定第一類傳輸線和第二類傳輸線的本征參數(shù)；基于第一類傳輸線的本征參數(shù)和第一負載的負載容值確定第一類傳輸線的第一等效參數(shù)；基于第二類傳輸線的本征參數(shù)和第二負載的負載容值確定第二類傳輸線的第二等效參數(shù)；根據(jù)第一等效參數(shù)確定第一類傳輸線在第一負載下的目標延遲；調(diào)整第二等效參數(shù)至第三等效參數(shù)，以使第二類傳輸線在第二負載下的等效延遲與第一類傳輸線在第一負載下的目標延遲相匹配；分別基于第一等效參數(shù)和第三等效參數(shù)形成基本傳輸線和特殊傳輸線，基本傳輸線和特殊傳輸線構(gòu)成所述傳輸線結(jié)構(gòu)。本技術(shù)方案提高了信號傳輸中信號的時序完整性。
- 專利類型發(fā)明專利
- 申請人無錫江南計算技術(shù)研究所;
- 發(fā)明人高劍剛;王彥輝;劉耀;丁亞軍;王玲秋;李滔;賈福楨;
- 地址214083 江蘇省無錫市濱湖區(qū)軍東新村030號
- 申請?zhí)?/b>CN201110302022.X
- 申請時間2011年09月30日
- 申請公布號CN103035279A
- 申請公布時間2013年04月10日
- 分類號G11C7/10(2006.01)I;G11C5/06(2006.01)I;
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