摘要：本實用新型公開了一種提高FPGA可靠性的局部復(fù)位裝置，包括：錯誤狀態(tài)寄存器、復(fù)位信號產(chǎn)生模塊、復(fù)位實施控制模塊和復(fù)位保持/取消模塊；分析從RECEIVER數(shù)據(jù)接收到TRANSMITTER數(shù)據(jù)發(fā)送整個鏈路上所有功能模塊的工作狀態(tài)，若處于非正常狀態(tài)，則判斷該非正常狀態(tài)是否必須通過復(fù)位進行解決，若是，則針對非正常狀態(tài)劃定局部復(fù)位的范圍，并生成對劃定復(fù)位單元的復(fù)位指令；復(fù)位指令發(fā)出后，在劃定復(fù)位單元的一輪循環(huán)操作完成后的間歇時間進行復(fù)位。本實用新型一方面通過局部復(fù)位保證異常單元恢復(fù)正常工作，一方面將對整個系統(tǒng)的損害降到最低，一方面有力地保證了復(fù)位實施的可控性。提高了FPGA工作的可靠性。
- 專利類型實用新型
- 申請人北京銳安科技有限公司;
- 發(fā)明人何喆;
- 地址100037北京市海淀區(qū)阜成路16號航天科技大廈407室
- 申請?zhí)?/b>CN200420009874.5
- 申請時間2004年11月18日
- 申請公布號CN2779739Y
- 申請公布時間2006年05月10日
- 分類號H04L12/24(2006.01);G06F1/24(2006.01);
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