摘要：一種萬用表，包括：FPGA模塊，所述FPGA模塊包括存儲(chǔ)空間；ADC模塊，所述ADC模塊將輸入的模擬信號(hào)轉(zhuǎn)換為ADC數(shù)據(jù)；數(shù)據(jù)讀取模塊，所述數(shù)據(jù)讀取模塊從所述存儲(chǔ)空間中直接讀取ADC數(shù)據(jù)；輸出模塊，所述輸出模塊用于顯示ADC數(shù)據(jù)；內(nèi)存模塊，所述內(nèi)存模塊為二級(jí)緩存；控制器，所述控制器用于發(fā)出控制命令。一種萬用表的讀數(shù)方法，其特征在于，包括：模擬信號(hào)能夠通過ADC模塊轉(zhuǎn)化為數(shù)字信號(hào)，即ADC數(shù)據(jù)；萬用表檢測(cè)是否有待讀取的ADC數(shù)據(jù)；將ADC數(shù)據(jù)存儲(chǔ)進(jìn)入FPGA模塊的存儲(chǔ)空間中；存儲(chǔ)空間中的ADC數(shù)據(jù)存入二級(jí)緩存中；數(shù)據(jù)讀取模塊能夠直接從所述FPGA模塊中讀取ADC數(shù)據(jù)。
- 專利類型發(fā)明專利
- 申請(qǐng)人深圳市鼎陽科技有限公司;
- 發(fā)明人鄧智煒;彭曉林;張磊;
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- 申請(qǐng)?zhí)?/b>CN201610157252.4
- 申請(qǐng)時(shí)間2016年03月18日
- 申請(qǐng)公布號(hào)CN105842509A
- 申請(qǐng)公布時(shí)間2016年08月10日
- 分類號(hào)G01R15/12(2006.01)I;G06F13/12(2006.01)I;G06F13/28(2006.01)I;
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