摘要：本發(fā)明公開了一種時鐘用異步FIFO存儲器，包括：數(shù)據(jù)輸入端、主放大電路、雙端口存儲單元、邏輯控制電路、讀/寫地址譯碼電路、讀寫控制存儲電路和數(shù)據(jù)輸出端，所述數(shù)據(jù)輸入端、主放大電路、雙端口存儲單元和數(shù)據(jù)輸出端依次連接，所述雙端口存儲單元分別與讀/寫地址譯碼電路和邏輯控制電路相連接，所述讀寫控制存儲電路與讀/寫地址譯碼電路相連接。通過上述方式，本發(fā)明時鐘用異步FIFO存儲器能夠提高電路速度，簡化電路結構，降低生產(chǎn)成本。
- 專利類型發(fā)明專利
- 申請人常州芯奇微電子科技有限公司;
- 發(fā)明人陳峰;
- 地址213000 江蘇省常州市鐘樓區(qū)鐘樓經(jīng)濟開發(fā)區(qū)玉龍路6號鐘樓高新技術創(chuàng)業(yè)服務中心大樓6663號
- 申請?zhí)?/b>CN201210161477.9
- 申請時間2012年05月23日
- 申請公布號CN102723108A
- 申請公布時間2012年10月10日
- 分類號G11C11/413(2006.01)I;
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