摘要：本發(fā)明實施例提供了一種基于FPGA的偽隨機序列發(fā)生器及其生成方法，所述的偽隨機序列發(fā)生器包括控制單元、時鐘單元以及FPGA，其中，所述的控制單元，用于采集用戶輸入的偽隨機序列參數(shù)，根據(jù)所述的偽隨機序列參數(shù)生成用戶指令，并將所述的用戶指令發(fā)送至所述的FPGA；所述的時鐘單元，用于向所述的FPGA提供時鐘脈沖；所述的FPGA具體包括：處理器接口、周期累加器、偽隨機序列生成單元、邊沿生成單元以及序列成形單元。以FPGA作為主要功能部件，輔以少量的模擬器件，解決了現(xiàn)有技術中的偽隨機序列發(fā)生器產(chǎn)生的碼元速率的分辨率和精確度均較差的技術問題。
- 專利類型發(fā)明專利
- 申請人北京普源精電科技有限公司;
- 發(fā)明人丁新宇;王悅;王鐵軍;李維森;
- 地址102206 北京市昌平區(qū)沙河鎮(zhèn)踩河村156號
- 申請?zhí)?/b>CN201210528488.6
- 申請時間2012年12月10日
- 申請公布號CN103870238A
- 申請公布時間2014年06月18日
- 分類號G06F7/58(2006.01)I;
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