摘要：本發(fā)明提供了一種數(shù)據(jù)鏈路實現(xiàn)電路，數(shù)模轉換器的第一時鐘輸出端與時鐘緩沖器輸入端相連相連，該時鐘緩沖器的輸出端分別與4片第一高速數(shù)據(jù)復接器的時鐘輸入端相連，4片第一高速數(shù)據(jù)復接器的時鐘輸出端與4片第一時鐘分頻器的輸入端一一對應相連，4片第一時鐘分頻器的輸出端均與FPGA芯片的4個全局時鐘引腳相連，從而形成能夠同時得到4路相同頻率全局時鐘信號的時鐘鏈路。該FPGA芯片的數(shù)據(jù)輸出端引出的96位差分數(shù)據(jù)線等分成4組分別與4片第一高速數(shù)據(jù)復接器的數(shù)據(jù)輸入端相連，則每一片第一高速數(shù)據(jù)復接器的數(shù)據(jù)輸出端將引出48位差分數(shù)據(jù)線，接入數(shù)模轉換器的數(shù)據(jù)輸入端，從而構成該數(shù)模轉換器的數(shù)據(jù)鏈路，實現(xiàn)對數(shù)據(jù)帶寬為96Gbps的數(shù)據(jù)傳輸。
- 專利類型發(fā)明專利
- 申請人綿陽市維博電子有限責任公司;四川省綿陽西南自動化研究所;
- 發(fā)明人李廷凱;唐建;張京;官琴;
- 地址621000 四川省綿陽市游仙區(qū)游仙東路98號
- 申請?zhí)?/b>CN201310598106.1
- 申請時間2013年11月22日
- 申請公布號CN103560988B
- 申請公布時間2016年08月31日
- 分類號H04L25/02(2006.01)I;H03M1/66(2006.01)I;
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